数字电路与逻辑设计实践课程基础部分实验指导书

北方民族大学电气信息工程学院

目录

实验一 基本逻辑门逻辑实验 2

实验二 简单组合逻辑电路设计 6

实验三 数据选择器和译码器 8

实验四 一位全加器的设计 12

实验五 触发器 15

实验六 简单时序电路设计 19

实验七 计数器 21

实验八 四相时钟分配器的设计 23

附录：常用集成电路引脚功能图 25

实验一 基本逻辑门逻辑实验

一、实验目的

l. 掌握 TTL 与非门、或非门和异或门输入与输出之间的逻辑关系。

2. 熟悉 TTL 中、小规模集成电路的外型、管脚和使用方法。

二、实验所用器件和仪表

1. 二输入四与非门 74LS00 1片

2. 二输入四或非门 74LS28 1片

3. 二输入四异或门 74LS86 1片

三、实验内容

1. 测试二输入四与非门 74LSOO 一个与非门的输入和输出之间的逻辑关系。

2. 测试二输入四或非门 74LS28 一个或非门的输入和输出之间的逻辑关系。

3. 测试二输入四异或门 74LS86 一个异或门的输入和输出之间的逻辑关系。

4. 用与非门实现与门、非门、或门、或非门、异或门的逻辑关系。

四、实验提示

1. 将被测器件插入实验台上的14芯插座中。

2. 将器件的引脚7与实验台的“地（GND)”连接，将器件的引脚14与实验台的+5V 连接。

3. 用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。

4. 将被测器件的输出引脚与实验台上的电平指示灯连接。指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。

五、实验接线图及实验结果

74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。测试其他逻辑门时的接线图与之类似。测试时各器件的引脚7接地，引脚14接＋5V。图中的Kl、K2 是电平开关输出，LEDO是电平指示灯。

1. 测试74LS00逻辑关系接线图及测试结果

2. 测试 74LS28 逻辑关系接线图及测试结果

3. 测试74LS86 逻辑关系接线图及测试结果

4. 用与非门实现与门、非门、或门、或非门、异或门的逻辑关系。

方法：

先化简逻辑表达式

根据逻辑表达式画出逻辑电路图，并根据器件引脚图标出各引脚序号，以保证接线一次正确。

在实验箱上搭接线路，经检查正确无误后，开启电源开关，按照或门的逻辑真值表验证。

六、实验要求

1、认真、对立地完成实验，学会集成电路正方向的识别方法、引脚图的识别以及正确插拔集成电路的方法；

2、学会逻辑开关、LED指示灯的使用方法；

3、画出每一个实验内容的逻辑电路图，写出逻辑关系式，并如实记录实验数据。

七、预习要求

1、上课时必须提交预习报告，不提交预习报告者本次实验以零分记。

2、预习报告内容：

（1）74LS00，74 LS 28，74 LS 86的功能表。

（2）74 LS 00，74 LS 28，74 LS 86芯片引脚图（网上查询）。

（3）查询资料说明如何用用与非门实现与门、非门、或门、或非门、异或门的逻辑关系。

实验二 简单组合逻辑电路设计

一、实验目的

1. 掌握组合逻辑电路的设计方法及功能测试方法。

2. 熟悉组合电路的特点。

二、实验所用器件和仪表

1. 74LS86 1片

2. 74LS00 1片

三、实验内容

1．用四2输入异或门（74LS86）和四2输入与非门（74LS00）设计一个一位全加器。

1）列出真值表，如表1。其中Ai、Bi、Ci分别为一个加数、另一个加数、低位向本位的进位；Si、Ci+1分别为本位和、本位向高位的进位。

表1 全加器真值表

2）由表1全加器真值表写出函数表达式。

3）将上面两逻辑表达式转换为能用四2输入异或门（74LS86）和四2输入与非门（74LS00）实现的表达式。

4）画出逻辑电路图如图1，并在图中标明芯片引脚号。按图选择需要的集成块及门电路连线，将Ai、Bi、Ci接逻辑开关，输出Si、Ci+1接发光二极管。改变输入信号的状态验证真值表。

图1

2.在一个射击游戏中，每人可打三枪，一枪打鸟(A)，一枪打鸡（B），一枪打兔子（C）。规则是：打中两枪并且其中有一枪必须是打中鸟者得奖（Z）。试用与非门设计判断得奖的电路。（请按照设计步骤独立完成之）

四、实验提示

1. 本实验所用到的集成电路的引脚功能图见附录

2. 用集成电路进行组合逻辑电路设计的一般步骤是：

1）根据设计要求，定义输入逻辑变量和输出逻辑变量，然后列出真值表；

2）利用卡诺图或公式法得出最简逻辑表达式，并根据设计要求所指定的门电路或选定的门电路，将最简逻辑表达式变换为与所指定门电路相应的形式；

3）画出逻辑图；

4）用逻辑门或组件构成实际电路，最后测试验证其逻辑功能。

五、实验要求

1．画出实验电路连线示意图，整理实验数据，分析实验结果与理论值是否相等。

2．设计判断得奖电路时需写出真值表及得到相应输出表达式以及逻辑电路图。

3．总结中规模集成电路的使用方法及功能。

六、预习要求

1、上课时必须提交预习报告，不提交预习报告者本次实验以零分记。

2、预习报告内容：

（1）74LS00，74 LS 86的功能表。

（2）74 LS 00，74 LS 86芯片引脚图（网上查询）。

（3）实验内容2的设计过程，包括：真值表、逻辑函数、逻辑图、连线图。

实验三 数据选择器和译码器

一、实验目的

1. 熟悉译码器的逻辑功能。

2. 掌握用2线-4线译码器扩展成3线-8线译码器的方法。

3. 熟悉数据选择器的逻辑功能。

4. 学习用数据选择器构成组合逻辑电路的方法。

二、实验所用器件和仪表

1. 双 4 选 l 数据选择器 74LSl53 1片

2. 双 2 线-4 线译码器 74LS139 1片

3. 万用表 1块

4. 示波器 l台

三、实验原理

译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。

译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。

1.变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n 个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。

二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图3.1所示。若在S1输入端输入数据信息，＝＝0，地址码所对应的输出是S1数据信息的反码；若从端输入数据信息，令S1＝1、＝ 0，地址码所对应的输出就是端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。

根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。

二进制译码器还能方便地实现逻辑函数，如图3.2所示，实现的逻辑函数是

图3.1 作数据分配器 图3.2 实现逻辑函数

2.数码显示译码器

此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等。

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图3.4所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。

图3.4 4选1数据选择器示意图

数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。

数据选择器的电路结构一般由与或门阵列构成，也有用传输门开关和门电路混合而成的。

所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图3.5，功能如表3.1。

表3.1

图3.5 74LS153引脚功能

、为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。

1）当使能端（）＝1时，多路开关被禁止，无输出，Q＝0。

2）当使能端（）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。

如：A1A0＝00 则选择DO数据到输出端，即Q＝D0。

A1A0＝01 则选择D1数据到输出端，即Q＝D1，其余类推。

数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。

用4选1数据选择器74LS153实现函数

函数F的功能如表3.2所示

表3.2 表3.3

函数F有三个输入变量A、B、C，而数据选择器有两个地址端A1、A0少于函数输入变量个数，在设计时可任选A接A1，B接A0。将函数功能表改画成3.3形式，可见当将输入变量A、B、C中B接选择器的地址端A1、A0，由表3.3不难看出：

D0＝0， D1＝D2＝C， D3＝1

则4选1数据选择器的输出，便实现了函数

接线图如图3.6所示。

图3.6 4选1数据选择器实现

当函数输入变量大于数据选择器地址端（A）时，可能随着选用函数输入变量作地址的方案不同，而使其设计结果不同，需对几种方案比较，以获得最佳方案。

四、实验内容

1. 测试74LSl39中一个2—4译码器的逻辑功能。

4个译码输出引脚Y0—Y3接电平指示灯。改变引脚G 、B、A的电平，产生8种组合。观测并记录指示灯的显示状态。

2. 利用使能端将两个2线-4线译码器组合成一个3线-8线译码器(设计性内容)。

3. 测试74LS153中一个4选1数据选择器的逻辑功能。

4个数据输入引脚C0－C3分别接实验台上的波动开关。变化数据选择引脚A、B和使能引脚G的电平，产生8种不同的组合。观测每种组合下数据选择器的输出情况。

4.用双4选1数据选择器74LS153实现全加器（设计性内容）。

1）写出设计过程

2）画出接线图

3）验证逻辑功能

五、实验预习要求

1、必须携带预习报告进入实验室，否则以本次实验以零分计。

2、画出实验所使用的芯片引脚图。

3、画出实验所使用芯片的功能表。并说明芯片的功能。

4、设计好实验数据记录表。

六、实验报告

1. 画出接线图、进行逻辑功能测试；

2. 对设计性内容，写出设计全过程；

3. 总结实验收获、体会；

4. 对实验结果进行分析、讨论。

实验四 一位全加器的设计

一、实验目的

1.了解全加器的实现方法。

2.掌握全加器的功能。

3.掌握组合逻辑电路的设计与测试方法。

二、实验所用器件和仪表

1. 二输入四与非门74LS00 1块

2. 二输入四与门74LS08 1块

3. 二输入四或非门74LS02 1块

4. 二输入四异非门74LS86 1块

5. 4-2-3-2与或非门74LS64 2块

6. 根据设计需要选配其它元器件

三、设计思路

1.使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图4.1所示。

图4.1 组合逻辑电路设计流程图

根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。

2、 组合逻辑电路设计举例

用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1”。

设计步骤：（1）根据题意列出真值表如表4－1所示，再填入卡诺图表4.2中。

表4.1

表4.2

（2）由卡诺图得出逻辑表达式，并演化成“与非”的形式

Z＝ABC＋BCD＋ACD＋ABD

＝

（3）根据逻辑表达式画出用“与非门”构成的逻辑电路如图4.2所示。

图4.2 表决电路逻辑图

（4）用实验验证逻辑功能

在实验装置适当位置选定三个14P插座，按照集成块定位标记插好集成块74LS20。

按图4.2接线，输入端A、B、C、D接至逻辑开关，输出端Z接逻辑电平，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表4－1进行比较，验证所设计的逻辑电路是否符合要求。

实验提示：

对与或非门而言，如果一个与门中的一条或几条输入引脚不被使用，则需将它们接高电平；如果一个与门不被使用,则需将此与门的至少一条输入引脚接低电平。

四、实验内容

1、设计用与非门及用异或门、与门组成的半加器电路。

要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。

设计一个一位全加器，要求用异或门、与门、或门组成。

3、设计一位全加器，要求用与或非门实现。

4、设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现。

五、实验预习要求

1、写出设计组合逻辑电路的步骤。

2、画出74ls00 74ls86 74ls64的引脚图，并写出其表达式或功能表（百度或google上搜索）。

3、写出半加器的真值表，设计半加器并用与非门和异或门实现电路。要写清楚设计步骤，画出实现电路图或接线图。

4、画出一位全加器的实现电路图。

5、必须携带预习报告进入实验室，否则以本次实验以零分计。

六、实验报告

1、列写实验任务的设计过程，包括逻辑表达式，画出设计的电路图。

2、对所设计的电路进行实验测试，记录测试结果。

3、总结组合电路的设计体会。

4、要说明数据都反映什么样的结果。

七、参考电路

用两片74LS64和一片74LS04组成一位全加器。

实验五 触发器

一、实验目的

1. 掌握RS触发器、D触发器、JK触发器的工作原理。

2. 学会正确使用RS触发器、D触发器、JK触发器。

二、实验所用器件和仪表

1. 四2输入正与非门74LS00 1片

2. 双D触发器74LS74 1片

3. 双JK触发器74LS112或74LS73 1片

4. 示波器 1台

三、实验原理

触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。

1、基本RS触发器

图5.1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为＝0（＝1）时触发器被置“1”；为置“0”端，因为＝0（＝1）时触发器被置“0”，当＝＝1时状态保持；＝＝0时，触发器状态不定，应避免此种情况发生，表9－1为基本RS触发器的功能表。

基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。

表5.1

图5.1 基本RS触发器

2、D触发器

在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。

图5.2 为双D 74LS74的引脚排列及逻辑符号。功能如表5.2

图5.2 74LS74引脚排列及逻辑符号

表5.2

3、JK触发器

在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图5－2所示。

JK触发器的状态方程为

　　　　　　Qn + 1 ＝Jn＋Qn

J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与为两个互补输出端。通常把 Q＝0、＝1的状态定为触发器“0”状态；而把Q＝1，＝0定为“1”状态。

图5.2 74LS112双JK触发器引脚排列及逻辑符号

下降沿触发JK触发器的功能如表5.2。

表5.2 JK触发器的功能

注：×— 任意态　 ↓— 高到低电平跳变 ↑— 低到高电平跳变

Qn（n ）— 现态 Qn+1（n+1 ）— 次态 φ— 不定态

JK触发器常被用作缓冲存储器，移位寄存器和计数器。

四、实验内容

1、 用74LSOO构成一个RS触发器，并检验触发器的功能。

2、 测试双D触发器74LS74中一个触发器功能。

3、 制定对双JK触发器74LS73一个JK触发器的测试方案，并进行测试。

五、实验预习要求

1、列出所用芯片（74LS00，74LS74, 74LS73）的引脚图和功能表（Google或百度上查询）。

2、说明 （74LS74, 74LS73）功能表中每一行的含义。

3、文字说明RS触发器D触发器和JK触发器的逻辑功能。

4、说明什么是触发器的现态和次态，0态和1态。

5、设计好实验内容的连接图和实验数据表格。

6、必须携带预习报告进入实验室，否则以本次实验以零分计。

七、实验要求

1、认真完成实验，记录实验结果。

2、通过实验理解触发器的概念及“置0”、“置1”功能。

3、列表整理各类触发器的逻辑功能。

八、思考题

考虑触发器间相互转换的问题。

九、兴趣实验

双相时钟脉冲电路

用JK触发器及与非门构成的双相时钟脉冲电路如图5.6所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。

分析电路工作原理，并按图5－6接线，用双踪示波器同时观察CP、CPA；CP、CPB及CPA、CPB波形，并描绘之。

图5.6 双相时钟脉冲电路

实验六 简单时序电路设计

一、实验目的

掌握简单时序电路的分析、设计、测试方法。

二、实验所用器件和仪器

1. 双 JK 触发器74LS112或74LS73 2片

2. 双 D 触发器 74LS74 2片

3. 四 2 输入与非门 74LS00 1片

4. 示波器 1台

三、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

四、实验内容

1、 用74ls74构成二进制计数器（分频器），电路图如下图所示

Q0 Q1 Q2 Q3

（1） 将Q3Q2Q1Q0复位。

（2） 由时钟输入单脉冲记录Q3Q2Q1Q0的状态。（连续16个单脉冲，一个脉冲记录一个数据）

（3） 由记录数据说明计数的实现和分频的实现。

2、 用74ls162十进制同步计数器构成十进制计数器。

（1） 实现复位

（2） 实现预置

（3） 实现计数

五、实验预习要求

1、 画出实验所使用芯片的引脚图和功能表。

2、 对芯片功能表的每一行说明其功能。

3、 完成实验内容1的接线图。

4、 文字说明什么是计数功能，什么是分频功能，什么是复位，什么是置位，什么是同步计数器，什么是异步计数器。（课本或网络上查询）

5、 设计好实验表格。

6、 特别说明：没有预习报告的学生不准进行实验。

实验七 计数器

一、实脸目的

1. 掌握计数器 74LS162 的功能。

2. 掌握计数器的级联方法。

3. 熟悉任意模计数器的构成方法。

4. 熟悉数码管的使用。

二、实验说明

计数器器件是应用较广的器件之一。它有很多型号，各自完成不同的功能，供使用中根据不同的需要选用。本实验选用 74LS162 做实验用器件。74LS162 引脚图见附录。 74LS162 是十进制 BCD 同步计数器。Clock 是时钟输入端，上升沿触发计数触发器翻转。允许端P 和 T 都为高电平时允许计数，允许端 T 为低时禁止 Carry产生。同步预置端 Load 加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。清除端 Clear 为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。 74LS162 的进位位Carry在计数值等于 9 时，进位位 Carry为高，脉宽是1 个时钟周期，可用于级联。

1. 用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图9.1所示为一个由CC40192十进制计数器接成的6进制计数器。

2. 利用预置功能得到M进制计数器

三、实验所用器件和仪器

1. 同步 4 位 BCD 计数器 74LS162 2片

2. 二输入四与非门 74LS00 1片

3. 示波器 1台

四、实验内容

l. 用 1 片 74LS162 和l片74LSOO 采用复位法构成一个模 7 计数器。

（1）自行设计电路，画出电路图。

（2）用单脉冲做计数时钟，观测计数状态，并记录，写出状态转移表。

（3）用1 MHz连续脉冲做计数时钟，观测并记录 QD、QC、 QB、QA的波形。

2. 用 1 片 74LS162 和l片74LSOO 采用置位法构成一个模 7 计数器。

（1）自行设计电路，画出电路图。

（2）用单脉冲做计数时钟，观测计教状态，并记录，写出状态转移表。

（3）用1 MHz连续脉冲做计数时钟，观测并记录 QD、QC、 QB、QA的波形。

3. 用两片 74LS162 和l片74LS00 构成一个模 60 计数器。

自行设计电路，画出电路图。2片74LSl62 的 QD、QC、 QB、QA分别接两个数码管的D、B、C、A 。用单脉冲做计数时钟，观测数码管数字的变化，记录计数周期，检验设计和接线是否正确。

4. 用两片 74LS162 和l片74LS00 构成一个模 24 计数器。

六、实验预习要求

1. 学习有关计数器部分内容。

2. 绘出各实验内容的详细线路图。

3. 拟出各实验内容所需的测试记录表格。

4. 查手册，给出并熟悉实验所用各集成块的引脚排列图和功能表并能说明功能表中各行的功能含义。

七、实验报告

1、画出实验线路图，记录计数器状态转移表，绘出实验所得的波形图。对实验结果进行分析。

2、总结使用集成计数器的体会。

实验八 四相时钟分配器的设计

（设计性实验）

一、实验目的

1、学习时序脉冲分配器的设计方法。

2、巩固用示波器测量三个以上波形时序关系的方法。

二、实验原理

时钟分配器是将输入时钟脉冲经过一定的分频后分别送到各路输出的逻辑电路。它的作用是产生多路顺序脉冲信号，其组成原理

框图由一个模M的计数器及相应的译码电路组成，

也可以由环形计数器构成，其中M等于输出脉冲

的路数。图10.1中CP端上的系列脉冲经N位二

进制计数器和相应的译码器，可以转变为2N 路顺

序输出脉冲。

图10.1 时钟分配器的组成

二、实验所用器件和仪表

1. 双 JK 触发器 74LS112 2片

2. 双 2 - 4 线译码器 74LS139 1片

3. 六反相器 74LS04 1片

4. 示波器 1台

三、实验内容

设计一个用上述器件构成的四相时钟分配器。要求的时序关系如下：

1 2 3 4 1 2 3 4

图10.2 四相时钟分配器

四、实验提示

1.用 74LS73 构成一个四进制计数器。

2. 计数器输出Q0、Q1作为译码器的输入。

3. 用示波器测量多个信号的时序关系是以测量两个信号的时序关系为基础的。本实验中，可首先测量 CP 和 A相时钟的时序关系，然后测量其它相时钟和 A 相时钟的时序关系。

五、实验预习要求

1、复习有关脉冲分配器的原理。

2、按实验任务要求，设计实验线路，并拟定实验方案及步骤。

六、实验报告

1. 画出完整的实验线路。

2. 在实验台上按逻辑图连接线路。示波器测量 CP、A相、B相、C相、D相的时序关系，画出时序图，检查是否满足要求。

3. 总结分析实验结果

附录：常用集成电路引脚功能图

一．常用74LS系列TTL集成电路引脚功能图

二、常用CMOS系列及其它集成电路引脚功能图

数字电路与逻辑设计实践课程基础部分实验指导书-201109