quartus的功能仿真出错怎么办

Error: Run Generate Functional Simulation Netlist (quartus_map and_gate --generate_functional_sim_netlist) to generate functional simulation netlist for top level entity "and_gate" before running the Simulator (quartus_sim）

一般如果出现这些错误信息，可以作如下处理

功能仿真出错 你要运行下processing->Generate Functional Simulation Netlist 下 再功能仿真 就没有问题

一、Quartus 中仿真时出现 no simulation input file assignment specify 解

决方法

翻译成中文就是仿真文件没有被指定，要仿真的话先要建一个仿真文件: file -> new -> 选择 Other file 选项卡 -> Vector Waveform File 然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。 如果你之前已经建立过了，就打开 assignments->settings->simulator settings 看里面的有个文本框 simulation input 里面是否为空，为空的话就 要找到你所建立的 Vector Waveform File 文件，是以*.VWF 结尾的，如果没找 到，你又以为你建立了 Vector Waveform File ,很可能粗心的你还没保存 Vector Waveform File ,保存了才会在 project 里面找到。找到之后进行仿真，如果是 functional simulation，要做 processing>generate functional simulation netlist..不然会出现:Error: Run Generate Functional Simulation Netlist (quartus_map bmg_control --generate_functional_sim_netlist) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)之类的错误。最后在进行仿真，就可以 看到波形图了

二、Error (10137): Verilog HDL Procedural Assignment error at SHIFT.v(16):

object "Data" on left-hand side of assignment must have a variable data type

错误：对 Data 未定义其变量类型，比如 reg [3:0] Data

三、Quartus II 常见错误

1.Found clock-sensitive change during active clock edge at time on register ""

原因：vector source file 中时钟敏感信号（如：数据，允许端，清零， 同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。 其后果为导致结果不正确。

措施：编辑 vector source file

2.Verilog HDL assignment warning at : truncated with size to match size of target (

原因:在 HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为 32 位,将位数裁定到合适的大小

措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定 的位数

3.All reachable assignments to data_out(10) assign '0', register removed by optimization

原因:经过综合器优化后，输出端口已经不起作用了

4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results

原因:第 9 脚，空或接地或接上了电源

措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’ 接电源。 如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning

5.Found pins ing as undefined clocks and/or memory enables

原因:是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就 行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop 的 clk 管脚，而此管脚没有时钟约束，因此 QuartusII 把‚clk‛作 为未定义的时钟。 措施:如果 clk 不是时钟，可以加‚not clock‛的约束；如果是，可以在 clock setting 当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告 或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>...

6.Timing characteristics of device EPM570T144C5 are preliminary

原因:因为 MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版 的,要等 Service Pack 措施:只影响 Quartus 的 Waveform

7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled

措施:setting 中的 timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency 中的 on 改成 OFF

8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"

原因:违反了 steup/hold 时间，应该是后仿真，看看波形设置是否和时钟沿 符合 steup/hold 时间 措施:在中间加个寄存器可能可以解决问题

9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay

原因:时钟抖动大于数据延时,当时钟很快，而 if 等类的层次过多就会出现 这种问题,但这个问题多是在器件的最高频率中才会出现

措施：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到 50MHZ

10.Design contains input pin(s) that do not drive logic

原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入 逻辑 措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.

11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'

原因：FF 中输入的 PLS 的保持时间过短 措施：在 FF 中设置较高的时钟频率 12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew

原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一 个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时 钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。 措施:如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作 为另一个时钟用，可以解决这个问题。

13.Critical Warning: Timing requirements were not met. See Report window for details.

原因：时序要求未满足， 措施：双击 Compilation Report-->Time Analyzer-->红色部分（如 clock setup:'clk'等）-->左键单击 list path,查看 fmax 的 SLACK REPORT 再根据提 示解决,有可能是程序的算法问题

14.Can't achieve minimum setup and hold requirement along path(s). See Report window for details.

原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟 歪斜有关,一般是由于多时钟引起的 措施：利用 Compilation Report-->Time Analyzer-->红色部分（如 clock hold:'clk'等），在 slack 中观察是 hold time 为负值还是 setup time 为负值， 然后在：Assignment-->Assignment Editor-->To 中增加时钟名(from node finder)，Assignment Name 中增加 多时钟有关的 Multicycle 和 Multicycle Hold 选项，如 hold time 为负，可使 Multicycle hold 的值>multicycle,如设 为 2 和 1。

15: Can't analyze file -- file E://quartusii*.v is missing

原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不 管他，没什么影响

16.Warning: Can't find signal in vector source file for input pin |whole|clk10m

原因：因为你的波形仿真文件（ vector source file ）中并没有把所有的 输入信号(input pin)加进去， 对于每一个输入都需要有激励源的

17.Error: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file

原因：模块的名字和 project 的名字重名了 措施：把两个名字之一改一下，一般改模块的名

Quartus新手使用中应注意的问题：

1. 仿真时注意：每编译一次后若要仿真一定要记得运行一次
Tools--> Generate Functional Simulation Netlist
从时序仿真和功能仿真相互切换后最好也运行一次

Tools--> Generate Functional Simulation Netlist

2. 例化元件连接要保证元件功能正确性，不然会浪费很多的时间

3. Port（）这个后面一定要加“;”号，好多同学都是习惯性把两个括号一写就忘了分号了

4. 电路连接查看：
ToolsNetlist ViewersRTL Viewer

5. 波形仿真查看结果时，总线形式可以选择二进制，十进制等。
在总线上右键propertiesRadix

6. 端口赋值不随意，要根据其输入输出类型决定，希望多留心

Quartus常见错误说明