本科生期末试卷一答案

一． 选择题

1. D 2. B 3. C 4. B 5. C

6. C 7. A、D 8. C 9. A 10. A

二． 填空题

1. A.程序 B.地址 C.冯·诺依曼

2. A.浮点 B.指数 C.对阶

3. A. 瞬时启动 B.存储器 C.固态盘

4. A.软件 B.操作控制 C.灵活性

5. A.总线带宽 B.传输速率 C.264MB / S

三． 解：（1）定点原码整数表示：

最大正数：

数值 = （231 – 1）10

最小负数：

数值 = -（231 – 1）10

（2）定点原码小数表示：

最大正数值 = （1 – 2-31 ）10

最小负数值 = -（1 – 2-31 ）10

四． 解：信息总量： q = 64位 ×4 =256位

顺序存储器和交叉存储器读出4个字的时间分别是：

t2 = m T = 4×200ns =8×10 –7 (s)

t1 = T + (m – 1)τ = 200 + 3×50 = 3.5 ×10 –7 (s)

顺序存储器带宽是：

W1 = q / t2 = 32 ×107 （位/ S）

交叉存储器带宽是：

W2 = q / t1 = 73 ×107 （位/ S）

五． 解：（1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。

（2）单字长（32）二地址指令。

（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由变址寄

存器内容 + 偏移量决定），所以是RS型指令。

（4）这种指令结构用于访问存储器。

六． 解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件， 故该字段为4位（如采用字段译码只需3位），下地址字段为9位，因此控制存储器容量为512个单元，微命令字段是（ 48 – 4 - 9 ）= 35 位。

（2）对应上述微指令格式的微程序控制器逻辑框图如B1.2如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），转移逻辑输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。

图B1.2

七． 解：PCI总线结构框图如图B1.3所示：

图.B1.3

PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。在PCI总线体系结构中，桥起着重要作用：

（1） 它连接两条总线，使总线间相互通信。

（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。

（3） 利用桥可以实现总线间的猝发式传送。

八． 解：数据采集接口方案设计如图B1.4所示。

现结合两种工作方式说明上述部件的工作。

（1） 定期巡检方式

主机定期以输出指令DOA、设备码；（或传送指令）送出控制字到A寄存器，其中用四位分别指定选中的缓冲寄存器（四个B寄存器分别与四个采集器相应）。然后，主机以输入指令DIA、设备码；（或传送指令）取走数据。

（2） 中断方式

比较结果形成状态字A' ，共8位，每二位表示一个采集器状态：00 正常 ，01 过低 ，10 过高。有任一处不正常（A' 中有一位以上为“1”）都将通过中断请求逻辑（内含请求触发器、屏蔽触发器）发出中断请求。中断响应后，服务程序以DIA、设备码；或传送指令）取走状态字。可判明有几处采集数据越限、是过高或过低，从而转入相应处理。

图B1.4

九．

十．

本科生期末试卷二答案

一．选择题

1. D 2. C 3. A 4. D 5. A

6. C 7. A 8. C 9. D 10. C

二． 填空题

1. A.高速性 B.先行 C.阵列。

2. A.内容 B.行地址表 C.页表和段表。

3. A.指令周期 B.布尔代数 C.门电路、触发器或可编程逻辑。

4. A.存储密度 B.存储容量 C.平均存取时间。

5. A.组成结构 B.选择 C.多路。

三． 解：（1）x > 0 , y > 0 , 则x + y > 0

[X]补+ [ Y ]补 = x + y =[ X + Y ]补 （mod 2）

(2) x > 0 , y < 0 , 则x + y > 0 或x + y < 0

因为 [X]补= x , [ Y ]补 = 2 + y

所以[X]补+ [ Y ]补 = x + 2 + y = 2 + （x + y）

当x+y>0时，2+(x+y)>2，进位2必丢失，又因(x+y)>0,所以

[X]补+ [ Y ]补 =x+y= [ X + Y ]补 （mod 2）

当x+y<0时，2+(x+y)<2，又因(x+y)<0,所以

[X]补+ [ Y ]补 =x+y= [ X + Y ]补 （mod 2）

（3）x < 0 , y > 0 , 则x + y > 0 或x + y < 0

这种情况和第2种情况一样，把x和y的位置对调即得证。

（4）x < 0 , y < 0 , 则x + y < 0

因为 [X]补= 2 + x , [ Y ]补 = 2 + y

所以[X]补+ [ Y ]补 = 2 + x + 2 + y = 2 + （2 + x + y）

上式第二部分一定是小于2大于1 的数，进位2必丢失，又因（x+y）<0

所以[X]补+ [ Y ]补 = 2 + （x + y）= [ X + Y ]补 （mod 2）

四．解：64条指令需占用操作码字段（OP）6位，源寄存器和目标寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：

31 26 25 22 21 18 17 16 15 0

寻址模式定义如下：

X= 0 0 寄存器寻址 操作数由源寄存器号和目标寄存器号指定

X= 0 1 直接寻址 有效地址 E= (D)

X= 1 0 变址寻址 有效地址 E= (Rx)＋D

X= 1 1 相对寻址 有效地址 E=（PC）＋D

其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。该指令格式可以实现RR型，RS型寻址功能。

五． 解：（1） 用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。

（2） 主存实地址码 = 96000 + 0128 = 96128

（3） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

六． 解：微命令字段共12位，微指令格式如下：

1 2 1 2 1 1 1 1 1 1

各字段意义如下：

R— 通用寄存器读命令

W—通用寄存器写命令

.RA0RA1—读R0—R3的选择控制。

WA0WA1—写R0—R3的选择控制。

LDSA—打入SA的控制信号。

LDSB—打入SB的控制信号。

SB->ALU—打开非反向三态门的控制信号。

SB->ALU—打开反向三态门的控制信号，并使加法器最低位加1。

CLR－暂存器SB清零信号。

~ —— 一段微程序结束，转入取机器指令的控制信号。

（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。

七．三种系统总线结构如图B2.4所示，从上到下为单总线，双总线，三总线：

图B2.4

八．解：设读写一块信息所需总时间为T，平均找到时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：T=Ts＋TL＋Tm。

假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。

又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。

TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得：

T=Ts＋1/2r＋n/rN 秒

本科生期末试卷三答案

一． 选择题

1 B 2 B,C 3 D 4 C 5 A

6 C 7 C 8 C, D 9 B 10 B

二． 填空题

1. A.原码 B.补码 C.反码

2. A.指令寻址 B.顺序 C.跳跃

3. A.存储器 B.指令周期 C.不相同的

4. A.ISA B.EISA C.VISA

5. A.VGA B.1280×1024 C.24位

三．解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111

[ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111

[ x ]补 11.10001 [ x ]补 11.10001

+ [ y ]补 00.11001 + [ -y ]补 11.00111

[ x + y ]补 00.01010 [ x - y ]补 10.11000

所以： x + y = +0.01010 因为符号位相异，结果发生溢出

四．解：由已知条件，机器字长16位，主存容量128KB / 16= 64K字，因此MAR = 16位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。

15 9 5 4 3 2 1 0

15 9 8 6 5 3 2 0

寻址方式由寻址模式X定义如下：

X = 000 直接寻址 E = D（64K）

X = 001 立即数 D = 操作数

X = 010 相对寻址 E = PC + D PC = 16位

X = 011 基值寻址 E = Rb + D ，Rb =16 位

X = 100 间接寻址 E = （D）

X = 101 变址寻址 E = RX + D ，RX = 10位

五．解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2，…M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.3：

图B3.3

CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。

六．解：加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4，相应的微操作控制信号列在框图外。

图B3.4

七．解：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（错误报告），如图B3.5所示：

图B3.5

八．解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，主程序

运行于最低优先权（优先权为6）。

图B3.2中出现了4重中断。中断过程如下：主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的服务程序，到T7时刻，又被优先权1的中断源所中断，到T8时刻，优先权1的中断服务完毕，返回优先权3的服务程序，直到T10优先权3的中断服务结束，返回优先权4的服务程序，优先权4的服务程序到T11结束，最后返回主程序。

图B3.2中，优先权3的服务程序被中断2次。而优先权5的中断未产生。

九．

十．

本科生期末试卷四答案

一. 选择题

1. D 2. A 3. A，C 4. B 5. B

6. B 7. B 8. C 9. A 10.C

二. 填空题

1． A .10000亿次 B. 神威 C. 3840亿

2． A.符号位 B. 数值域 C. 纯小数

3． A.容量大 B. 速度快 C. 成本低

4． A. Cache B. 浮点 C. 存储

5． A.设备控制器 B. 适配器 C. 主机

三．证明：

当 x ≥ 0 时，x0 = 0 ，

[x]补 = 0.x1x2…xn = xi 2-i =x

当 x < 0 时，x0= 1 ，

[x]补 = 1.x1x2…xn　 =　2+x

所以

x= 1.x1x2…xn - 2 = -1 + 0.x1x2…xn

= -1 + xi 2-i

综合上述两种情况，可得出：x = -x0 +xi2-i

四． 解：[X]原=1.01111 [X]补=1.10001 [-X]补=0.01111

[Y]原=0.11001 [Y]补=0.11001 [-Y]补=1.00111

[X]补 11.10001

+ [Y]补 00.11001

[X+Y]补 00.01010

X+Y=+0.01010

[X]补 11.10001

+ [-Y]补 11.00111

[X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

五．解： R=Tm/Tc=4；Tc=Tm/4=50ns

E=1/[R+（1-R）H]=1/[4+（1-4）×0.98]=0.94

Ta=Tc/E=Tc×[4-3×0.98]= 50×1.06=53ns。

六．解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。

经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：

01　 e 01 b

直接控制 10　 f 10　i

a c d g 11　 h 11　j

4位 2位 2位

七．解：

（1） 在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU

（2） 执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011。

（3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。

（4） 要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可 。

八．解：答案如图B4.1

图B4.1

九．

十．

本科生期末试卷五答案

一． 选择题

1． B 2. D 3. B 4. B 5. B

6． D 7. A 8. A 9.C 、D 10. A 、B 、C

二． 填空题。

1.A.高速缓冲 B.速度 C.指令cache与数据cache

2. A.指令条数少 B.指令长度固定 C.指令格式和寻址方式

3.A.时间 B.空间 C.时间 + 空间并行

4.A.存储 B.记录 C.结构

5.A.时间并行性 B.经济而实用 C.高性能。

三．解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95

主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5

访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3%

平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns

四．解 ：（1）串行进位方式：

C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1

C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2

C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3

C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4

(2) 并行进位方式：

C1 = G1 + P1 C0

C2 = G2 + P2 G1 + P2 P1 C0

C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0

C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0

其中 G1—G4 ，P1—P4 表达式与串行进位方式相同。

五．解：根据图B5.1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空 间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。

对应上述空间，地址码最高4位A15——A12状态如下：

0000——0011 ROM1

0100——0111 ROM2

1100——1101 RAM1

1110——1111 RAM2

2 ：4译码器对A15A14两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ， y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0）

还是RAM2（A13 = 1），此处采用部分译码。

由此，两组端子的连接方法如下：

1——6， 2——5， 3——7， 8——12， 11——14， 9———13

六．解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位：

2位 2位 2位 3位 1位 3位

←——————————直接控制———————————→ ←——顺序控制

当P = 0时，直接用μAR1——μAR3形成下一个微地址。

当P = 1时，对μAR3进行修改后形成下一个微地址。

七．解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。

独立请求方式结构图如图B5.2：

图B5.2

八．解：令中断向量001010为A设备，001011为B设备，001000为C设备，三个设备的判优识别，逻辑图如图B5.3：

图B5.3

九．

十．

本科生期末试卷六答案

一．选择题

1 D 2 B 3 B 4 C 5 D

6 B 7 C 8 A 9 A 10 B

二．填空题

1. A.符号位S B.基值E C.偏移量

2. A.存储容量 B.存储时间 C.存储周期

3. A.操作 ，特征与功能 B.操作数的地址 C.二地址，单地址，零地址

4. A.物理 B.功能 C.时间

5. A.分辨率 B.颜色 C.不同

三．（1）浮点乘法规则：

N1 ×N2 =（ 2j1 ×S1）× （2j2 × S2） = 2（j1+j2） ×（S1×S2）

（2） 码求和：

j1 + j2 = 0

（3） 尾数相乘：

被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =

0⊕0 = 0。按无符号阵乘法器运算得：N1 ×N2 = 20×0.01100011

（4）尾数规格化、舍入（尾数四位）

N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2

四．解：（1）由于主存地址码给定18位，所以最大存储空间为218 = 256K，主存的最大

容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8

块板。

（2） 每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8

位（共8组），用地址码的低12（A0——A11）直接接到芯片地址输入端，然后用地址的高3位（A14——A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。

（3） 据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16 =128片RAM芯片。

五． 解：[X]原=1.01111 [X]补=1.10001 [-X]补=0.01111

[Y]原=0.11001 [Y]补=0.11001 [-Y]补=1.00111

[X]补 11.10001

+ [Y]补 00.11001

[X+Y]补 00.01010

X+Y=+0.01010

[X]补 11.10001

+ [-Y]补 11.00111

[X-Y]补 10.11000

因为符号位相异，所以结果发生溢出。

六．解：（1）各功能部件联结成如图所示数据通路：

ALU +1

图 B 6.4

（2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指令地址到MAR

取当前指令到IR，

PC + 1，为取下条指令做好准备

①取R1操作数→C暂存器。

②R2中的内容是内存地址

③从内存取出数→D暂存器

④暂存器C和D中的数相加后送R1

图 B 6.5

七．解：有三种方式：链式查询方式，计数器定时查询方式，独立请求方式。

计数器定时查询方式逻辑结构图如下：

图 B 6.6

八．解：（1）因为 刷新所需带宽 = 分辨率 × 每个像素点颜色深度 × 刷新速度

所以 1024 × 768 × 3B × 72 / S × 100/50= 324MB / S

（2）为达到这样高的刷存带宽，可采用如下技术措施：

1． 使用高速的DRAM芯片组成刷存。

2． 刷存采用多体交错结构。

3． 刷存内显示控制器的内部总线宽度由32位提高到64位，甚至到128位。

4． 刷存采用双端口存储器结构，将刷新端口与更新端口分开。

九．

十．

本科生期末试卷七答案

一． 选择题

1．C 2. B 3．B 4．C 5．C

6．B 7．B 8．D 9．C 10．C

二． 填空题

1.A.寻址方式 B.操作数有效 C.二地址指令

2.A.并行 B.空间并行 C.时间并行

3.A.指令操作码 B.时序 C.状态条件

4.A.结构 B.CPU C.技术

5.A.机器周期 B.时钟周期 C. 2

三． 因为 [x]补 + [y]补 = [x + y]补

所以 [y]补 = [x + y]补 - [x]补 ①

又 [x-y]补 = [x+（-y）]补 = [x]补 + [-y]补

所以 [-y]补= [x-y]补 - [x]补 ②

将①和②相加，得

[y]补 + [-y]补 = [x + y]补+ [x - y]补- [x]补- [x]补

= [x + y + x - y]补- [x]补- [x]补

= [x + x]补- [x]补- [x]补 = 0

所以 [-y]补 = -[y]补

四．解：① 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96

② 主存慢于cache的倍率 R = Tm/Tc=160ns/40ns=4

访问效率：

ｅ＝　１／［ｒ＋（１－ｒ）Ｈ］＝１／［４+（１－４）×０.９６］

＝８９.３℅

　　　　③　平均访问时间 Ｔａ＝Ｔｃ／ｅ＝４０／０.８９３＝４５nｓ

五．解：（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26 = 64种操作。

（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器

和位移量决定），所以是RS型指令。

六．解：当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可）。

3位 3位 5位 4位 3位 2位

X

目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段

编码表如下：

七. 解：可指定16种，实际给出12种。

存储器读 / 写总线周期以猝发式传送为基本机制，一次猝发式传送总线周期通常由一个地址周期和一个或几个数据周期组成。存储器读 / 写周期的解释，取决于PCI总线上的存储器控制器是否支持存储器 / cache之间的PCI传输协议。如果支持，则存储器读 / 写一般是通过cache来进行；否则，是以数据非缓存方式来传输。

八． 解：

（1） 是调频制（FM）；

（2） 是改进调频制（MFM）；

（3） 是调相制（PE）；

（4） 是调频制（FM）；

（5） 是不归零制（NRZ）；

（6） 是“见1就翻制”（NRZ1）。

九．

十．

本科生期末试卷八答案

一． 选择题

1 C 2 B 3 C 4 D 5 C

6 D 7 A 8 A 9 B 10 C

二． 填空题

1.A.简单指令系统 B.通用寄存器 C.指令流水线

2.A.优先级 B.公平 C.总线控制权

3.A.磁光盘 B.相变盘 C.随机写入、擦除或重写

4.A.存储保护 B.存储区域 C.访问方式

5.A.总线 B.地址 C.控制

三． 证明：当1 > x ≥0时，即x为正小数，则

1 > [ x ]补 = x ≥0

因为正数的补码等于正数本身，所以

1 > x 0.x1x2…xn ≥0 ， x0 = 0

当1 > x > - 1时，即x为负小数，根据补码定义有：

2 > [ x ]补 = 2 + x > 1 （mod2）

即 2 > x0.x1x2…xn > 1 ，xn= 1

所以 正数： 符号位 x0 = 0

负数： 符号位 x0 = 1{

若 1 > x≥0 ， x0 = 0，则 [ x ]补 = 2 x0 + x = x

若 - 1 < x < 0， x0 = 1，则 [ x ]补 = 2 x0 + x = 2 + x

0, 1> x ≥ 0

所以有 [ x ]补 = 2 x0 + x ，x0 =

1 , 0 > x > -1

四． 解：（1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中

的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，

求得主存实地址码为80324。

（4） 主存实地址码 = 96000 + 0128 = 96128

（5） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。

五. 解:

1）X=00 , D=20H ,有效地址E=20H

2) X=10 , D=44H ,有效地址E=1122H+44H=1166H

3) X=11 , D=22H ,有效地址E=1234H+22H=1256H

4) X=01 , D=21H ,有效地址E=0037H+21H=0058H

5）X=11 , D=23H ,有效地址 E=1234H+23H=1257H

六． 解：（1）已知微地址寄存器长度为8位，故推知控存容量为256单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位P1 ，P2（直接控制），故顺序控制字段共10位，其格式如下,AI表示微地址寄存器：

P1 P2 A1,A2 … A8

（2）转移逻辑表达式如下：

A8 = P1·IR6·T4

A7 = P1·IR5·T4

A6 = P2·C0·T4

其中T4为节拍脉冲信号。在P1条件下，当IR6 = 1时，T4脉冲到来时微地址寄存器的第8位A8将置“1”，从而将该位由“0”修改为“1”。如果IR6 = 0，则A8的“0”状态保持不变，A7，A6 的修改也类似。

根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现。

图B8.3

七． 解：

（1） 每道记录信息容量 = 12288字节

每个记录面信息容量 = 275×12288字节

共有4个记录面，所以磁盘存储器总容量为 ：

4 ×275×12288字节 = 13516800字节

（2） 最高位密度D1按最小磁道半径R1计算（R1 = 115mm）：

D1 = 12288字节 / 2πR1 = 17字节 / mm

最低位密度D2按最大磁道半径R2计算：

R2 = R1 + （275 ÷ 5） = 115 + 55 = 170mm

D2 = 12288字节 / 2πR2 = 11.5 字节 / mm

(3) 磁盘传输率 C = r · N

r = 3000 / 60 = 50 周 / 秒

N = 12288字节（信道信息容量）

C = r · N = 50 × 12288 = 614400字节 / 秒

（4）平均等待时间 = 1/2r = 1 / (2×50) = 10毫秒

（5）磁盘存贮器假定只有一台，所以可不考虑台号地址。有4个记录面，每个记录面有275个磁道。假定每个扇区记录1024个字节，则需要12288 ÷1024字节 = 12个扇区。由此可得如下地址格式：

14 6 5 4 3 0

图 B 8.4

八． 解：

五个触发器的作用：

中断屏蔽触发器（Im）：CPU是否受理中断或批准中断的标志。Im标志为“0”时，CPU 可

受理外界中断请求。

中断请求触发器（IR）：暂存中断请求线上由设备发出的中断请求信号，IR标志为“1”时，

表示设备发出了中断请求。

允许中断触发器（EI）：用程序指令来置位，控制是否允许某设备发出中断请求。IE为“1”

时，某设备可以向CPU发出请求。

准备就绪的标志（RD）：一旦设备做好一次数据的接收或发送，便发出一个设备动作完毕

信号，使RS标志为“1”。

工作触发器（BS）：设备“忙”的标志。BS=1，表示启动设备工作。

图B8.3

九．

十．

本科生期末试卷九答案

一． 选择题

1．A 2. B 3. D 4. C 5. B

6. B 7. B 8. B、D 9. B 10. A

二． 填空题

1．A.MMX B.多媒体扩展结构 C.图象数据

2．A.定时协议 B.同步 C.异步

3．A.内存 B.CPU C.I / O

4．A.10000亿 B.神威 C.美国、日本

5．A.符号位 B.数值域 C.纯整数

三. 解： [ x ]补 = 0.1011 ， [ y ]补 = 1.1011

[x ]补 = 0.01011 ， [y ]补 = 1.11011

[x ]补 = 0.001011 ，[ y ]补 = 1.111011

[ - x ]补 = 1.0101 ， [ - y ]补 =0.0101

[ x ]补 = 00.1011 [ x ]补 = 00.1011

+ [ - y ]补 =00.0101 + [ y ]补 = 11.1011

四. 解：（1）根据题意，存储器总量为64KB，故地址线总需16位。现使用16K×1位的动态RAM芯片，共需32片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑框图如图B9.3，其中使用一片2 ：4译码器。

（2）根据已知条件，CPU在1μs内至少需要访存一次，所以整个存储器的平均读/ 写周期与单个存储器片的读 / 写周期相差不多，应采用异步刷新比较合理。

对动态MOS存储器来讲，两次刷新的最大时间间隔是2μs。RAM芯片读/ 写周期为0.5μs，

假设16K ×1位的RAM芯片由128 × 128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2m / 128 = 15.6μs，可取刷新信号周期15μs。

图 B 9.3

五. 解：（1）双字长二地址指令，用于访问存储器。

（2）操作码字段OP为6位，可以指定26 = 64种操作。

（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基值寄存器

和位移量决定），所以是RS型指令。

六. 解：

（1） a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，d为程序计数器PC。

（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。

(3)存储器读 ：M →DR →ALU →AC

存储器写 ：AC →DR →M

七. 解：设读写一块信息所需总时间为T，平均找到时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：T=Ts＋TL＋Tm。

假设磁盘以每秒r的转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。

又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。

TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得：

T=Ts＋1/2r＋n/rN 秒

八. 解：

假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理过程和各时间段如图B9.4所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：

tA = 2TM + 3TDC + TS + TA + TR

tB = 2TM + 2TDC + TS + TB + TR

tC = 2TM + TDC + TS + TC + TR

达到中断饱和的时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T

图 B 9.4

九.

十.

本科生期末试卷十答案

一．选择题

1．D 2．A 3．B 4．D 5．B

6．B 7．A B C 8．A、C 9．B 10．C

二．填空题

1.A.容量大 B.速度快 C.成本低 ；

2.A.性能 B.格式 C.功能 ；

3.A.指令 B.程序 C.地址 ；

4 A.VGA B.1280×1024 C.24位 ；

5..A.优先级仲裁 B.向量 C.控制逻辑 ；

三.

解：（1）最大正数

x = [ 1 +（1 – 2-23 ）] ×2127

（2）最小正数

x = 1．0×2-128

（3）最大负数

x = -1．0×2-128

（4）最小负数

x = - [ 1 + （1 – 2-23 ）] ×2127

四、解：因为：ta = tc / e 所以 ：tc = ta×e = 60×0.85 = 510ns (cache存取周期)

tm = tc×r =510 ×4 = 204ns (主存存取周期)

因为：e = 1 / [r + (1 – r )H]

所以： H = 2.4 / 2.55 = 0.94

五、解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。指令周期流程图如图B10.4

图B10.4

六、解：节拍脉冲T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时T1 = T2 =200ns ，T3 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 为了消除节拍脉冲上的毛刺，环型脉冲发生器采用移位寄存器形式。图B10.5画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲T1 ，T2 ，T3 的逻辑表达式如下：

T1 = C1×C2 ，T2 = C2 ，T3 = C1

图 B 10.5

七、解：I / O系统组成如图B10.6所示：

图 B 10.6

根据设备传输速率不同，磁盘、磁带采用DMA方式，打印机、CRT 采用中断方式；因

而使用了独立请求与链式询问相结合的二维总线控制方式。DMA 请求的优先权高于中

断请求线。每一对请求线与响应线又是一对链式查询电路。

八、

1． 立即

2． 寄存器

3． 直接

4． 基址

5． 基址+偏移量

6． 比例娈址+偏移量

7． 基址+变址+偏移量

8． 基址+比例变址+偏移量

9． 相对

计算机组成原理期末试卷1-10答案